MOS在控制器电路中的工作状态

开通过程、导通状态、关断过程、截止状态、击穿状态。  

MOS主要损耗包括开关损耗（开通过程和关断过程），导通损耗，截止损耗（漏电流引起的，这个忽略不计），还有雪崩能量损耗。只要把这些损耗控制在MOS承受规格之内，MOS即会正常工作，超出承受范围，即发生损坏。

而开关损耗往往大于导通状态损耗，尤其是PWM没完全打开，处于脉宽调制状态时（对应电动车的起步加速状态），而最高急速状态往往是导通损耗为主。

MOS损坏主要原因

过流，大电流引起的高温损坏（分持续大电流和瞬间超大电流脉冲导致结温超过承受值）；过压，源漏级大于击穿电压而击穿；栅极击穿，一般由于栅极电压受外界或驱动电路损坏超过允许最高电压（栅极电压一般需低于20v安全）以及静电损坏。

MOSFET的击穿有哪几种

Source、Drain、Gate

场效应管的三极:源级S 漏级D 栅级G

(这里不讲栅极GOX击穿了啊，只针对漏极电压击穿)

先讲测试条件，都是源栅衬底都是接地，然后扫描漏极电压，直至Drain端电流达到1uA。所以从器件结构上看，它的漏电通道有三条：Drain到source、Drain到Bulk、Drain到Gate。

1) Drain->Source穿通击穿

这个主要是Drain加反偏电压后，使得Drain/Bulk的PN结耗尽区延展，当耗尽区碰到Source的时候，那源漏之间就不需要开启就形成了通路，所以叫做穿通(punch through)。那如何防止穿通呢?这就要回到二极管反偏特性了，耗尽区宽度除了与电压有关，还与两边的掺杂浓度有关，浓度越高可以抑制耗尽区宽度延展，所以flow里面有个防穿通注入(APT: Anti Punch Through)，记住它要打和well同type的specis。当然实际遇到WAT的BV跑了而且确定是从Source端走了，可能还要看是否PolyCD或者Spacer宽度，或者LDD_IMP问题了，那如何排除呢?这就要看你是否NMOS和PMOS都跑了?POLY CD可以通过Poly相关的WAT来验证。对吧?

对于穿通击穿，有以下一些特征：

(1)穿通击穿的击穿点软，击穿过程中，电流有逐步增大的特征，这是因为耗尽层扩展较宽，产生电流较大。另一方面，耗尽层展宽大容易发生DIBL效应，使源衬底结正偏出现电流逐步增大的特征。

(2)穿通击穿的软击穿点发生在源漏的耗尽层相接时，此时源端的载流子注入到耗尽层中，

被耗尽层中的电场加速达到漏端，因此，穿通击穿的电流也有急剧增大点，这个电流的急剧增大和雪崩击穿时电流急剧增大不同，这时的电流相当于源衬底PN结正向导通时的电流，而雪崩击穿时的电流主要为PN结反向击穿时的雪崩电流，如不作限流，雪崩击穿的电流要大。

(3)穿通击穿一般不会出现破坏性击穿。因为穿通击穿场强没有达到雪崩击穿的场强，不会产生大量电子空穴对。

(4)穿通击穿一般发生在沟道体内，沟道表面不容易发生穿通，这主要是由于沟道注入使表面浓度比浓度大造成，所以，对NMOS管一般都有防穿通注入。

(5)一般的，鸟嘴边缘的浓度比沟道中间浓度大，所以穿通击穿一般发生在沟道中间。

(6)多晶栅长度对穿通击穿是有影响的，随着栅长度增加，击穿增大。而对雪崩击穿，严格来说也有影响，但是没有那么显著。

2) Drain->Bulk雪崩击穿

这就单纯是PN结雪崩击穿了(Avalanche Breakdown)，主要是漏极反偏电压下使得PN结耗尽区展宽，则反偏电场加在了PN结反偏上面，使得电子加速撞击晶格产生新的电子空穴对(Electron-Hole pair)，然后电子继续撞击，如此雪崩倍增下去导致击穿，所以这种击穿的电流几乎快速增大，I-V curve几乎垂直上去，很容烧毁的。(这点和源漏穿通击穿不一样)

那如何改善这个junction BV呢?所以主要还是从PN结本身特性讲起，肯定要降低耗尽区电场，防止碰撞产生电子空穴对，降低电压肯定不行，那就只能增加耗尽区宽度了，所以要改变doping profile了，这就是为什么突变结(Abrupt junction)的击穿电压比缓变结(Graded Junction)的低。这就是学以致用，别人云亦云啊。

当然除了doping profile，还有就是doping浓度，浓度越大，耗尽区宽度越窄，所以电场强度越强，那肯定就降低击穿电压了。而且还有个规律是击穿电压通常是由低浓度的那边浓度影响更大，因为那边的耗尽区宽度大。公式是BV=K*(1/Na+1/Nb)，从公式里也可以看出Na和Nb浓度如果差10倍，几乎其中一个就可以忽略了。

那实际的process如果发现BV变小，并且确认是从junction走的，那好好查查你的Source/Drain implant了

3) Drain->Gate击穿

这个主要是Drain和Gate之间的Overlap导致的栅极氧化层击穿，这个有点类似GOX击穿了，当然它更像Poly finger的GOX击穿了，所以他可能更care poly profile以及sidewall damage了。当然这个Overlap还有个问题就是GIDL，这个也会贡献Leakage使得BV降低。

上面讲的就是MOSFET的击穿的三个通道，通常BV的case以前两种居多。

上面讲的都是Off-state下的击穿，也就是Gate为0V的时候，但是有的时候Gate开启下Drain加电压过高也会导致击穿的，我们称之为On-state击穿。这种情况尤其喜欢发生在Gate较低电压时，或者管子刚刚开启时，而且几乎都是NMOS。所以我们通常WAT也会测试BVON，

不要以为很奇怪，但是测试condition一定要注意，Gate不是随便加电压的哦，必须是Vt附近的电压。(本文开始我贴的那张图，Vg越低时on-state击穿越低)

有可能是Snap-back导致的，只是测试机台limitation无法测试出标准的snap-back曲线。另外也有可能是开启瞬间电流密度太大，导致大量电子在PN结附近被耗尽区电场加速撞击。

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