IIC上拉电阻的阻值计算及选取原则-KIA MOS管

IIC 通信总线是电子设计中常见的总线之一，由于 IIC 的硬件结构所限，IIC 总线上拉电阻的选取受多个因素的影响，因此就结合 IIC 开发文档分析一下上拉电阻的选取原则，以及如何计算 IIC 总线的上拉电阻阻值。

本质上来讲：IIC 总线电容决定上拉电阻的最大值，IIC 器件 open-drain 接口导通电阻决定上拉电阻的最小值。

一、IIC 总线寄生电容

IIC 总线寄生电容主要有 master 寄生电容、slave 寄生电容和 PCB 走线电容组成，如图 1 所示。

图 1 IIC 总线电容

这些寄生电容共同组成 IIC 总线的电容，IIC 主机和从机越多，IIC 总线上的电容就越大。根据相关文档，不同的 IIC 通信模式对寄生电容的要求不同，具体如图 2 所示。

图 2 各 IIC 通信模式下的参数

正是因为这个寄生电容的存在，导致 IIC 总线上拉电阻的选择受到限制。

二、IIC 总线上拉电阻对通信频率的影响

IIC 总线通信，无非是传递高低电平，那么就分别对高低电平变化时分析上拉电阻的影响。

2.1 IIC 总线电平由低到高时

如图 3 所示。

图 3 IIC 总线电平由低到高

由于 IIC 器件的硬件结构为 open-drain，所以当 IIC 总线电平由低到高时，IIC 器件（同一时刻，可以是 IIC 主机，也可以是 IIC 从机）释放总线电平，即内部的 MOSFET 关闭，如此，Vcc 经过上拉电阻对 IIC 总线寄生电容充电，直至到达 Vcc。时间常数即为 RC 网络。

2.2 IIC 总线电平由高到低时

如图 4 所示。

图 4 IIC 总线电平由高到低

当 IIC 总线电平由低到高时，IIC 器件（同一时刻，可以是 IIC 主机，也可以是 IIC 从机）拉低 IIC 总线，MOSFET 导通，所以 IIC 总线的寄生电容通过 MOSFET 的导通电阻放电，由于导通电阻往往很小，所以放电速度很快。

2.3 IIC 总线的上升下降时间对比

如图 5 所示，为 IIC 总线上升沿和下降沿的曲线，可以看出上升时间远远大于下降时间，也就是说 IIC 总线的通信频率受上升时间影响最大，进一步，IIC 总线上拉电阻影响 IIC 的通信频率，即上拉电阻阻值越大，就越限制 IIC 的通信频率。

图 5 IIC 总线

另外，根据电容的充放电公式，可以得出以下公式，确定 IIC 总线上拉电阻的最大值。

因此，根据给定的 IIC 通信模式，可以确定 IIC 总线上拉电阻阻值的最大值。那么如何确定最小值呢？

三、IIC 总线上拉电阻对 VOL的影响

如图 6 所示，在 IIC 主机发出低电平时，内部的 MOSFET 导通，导通电阻 Rdson与 IIC 总线上拉电阻 Rpullup组成电阻网络。根据戴维南定理，如果上拉电阻 Rpullup阻值越小，则 Rdson上的电压 VOL就越大。显然，如果 VOL大于某一特定值，IIC 从机就无法监测出 IIC 总线上的低电平。

另外，如果上拉电阻 Rpullup阻值过小，系统功耗也会增加。

图 6 IIC 总线上拉电阻对 VOL的影响

所以，通过这个分析可以确定 IIC 总线上拉电阻的最小值。

四、IIC 总线上拉电阻阻值计算实例

根据图 2 中的参数和上述几个小节的分析，可以很简单的计算出 IIC 总线上拉电阻的阻值范围。

例如，在 IIC Fast-mode 下，IIC 总线电容 Cb = 200pF，总线电压为 Vcc = 3.3V，计算上拉电阻阻值。

因此，可以得到 IIC 总线上拉电阻的范围，结合系统功耗和通信速度，最终确定上拉电阻的阻值。

另外，某些情况下的计算会出现 RP(min)大于 RP(max)的情况，这个时候就需要考虑降低 IIC 总线电容，解决办法就是增加 IIC 总线中继器（Hub, Repeater, Buffer）。

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