SiC MOSFET尖峰产生原因及抑制-KIA MOS管
SiC MOSFET DS电压尖峰产生原因
在半桥电路中，针对MOS漏极和源极产生的尖峰抑制方法之一就是增加缓冲电路，其设计方法说明了漏极源极之间的电压尖峰是由于在Turn ON 时流过的电流的能量储存在线路和基板布线的寄生电感中，并与开关元件的寄生电容共振所产生的。
图 1 图示尖峰产生时的振铃电流路线
图1由HS (High side) 和LS (Low side) 的开关元件组成的半桥结构。
当LS 元件Turn ON时，开关电流IMAIN流动的情况。这个IMAIN通常从Vs流入再通过配线电感LTRACE。
当LS 元件Turn OFF 时，在LTRACE 流动的IMAIN 通常会通过接在输入电源HVdc-PGND 之间的Bulk 电容CDC，经由HS 元件和LS 元件的寄生电容如图中虚线所示流动。
此时，在LS 侧漏极源极之间LTRACE和MOSFET 的寄生电容COSS（CDS+CDG）之间发生谐振现象，在漏极源极之间产生尖峰。
VDS_SURGE：尖峰的最大值
VHVDC：HVdc 端的电压
ROFF：MOSFET Turn OFF 时的电阻
如图2 HVdc 电压为800V 时，VDS_SURGE为961V，振铃频率约为33MHz。使用方程式（1）根据该波形计算出LTRACE 约110nH。
图2 Turn OFF 电压尖峰波形
下面在电路中添加图3所示的缓冲电路CSNB，这个时候电压尖峰降低了50V 以上（约901V），振铃频率也变大为44.6MHz，由图4可知，包含CSNB 在内的电路网中的LTRACE 变小了。
同样，使用式（1）可算出LTRACE 约为71nH。
图3 CSNB缓冲电路
图4 CSNB缓冲电路减小Turn OFF 尖峰电压
一般需要线路布局设计为配线电感最小化，但通常优先考虑的是元件的散热设计，因此布线设计不一定理想。因此通过尽可能在开关装置附近布置缓冲电路，以形成旁路电路，将电压尖峰产生的源头——布线电感最小化，还可以吸收积蓄在布线电感中的能量。这样就可以将开关元件的电压钳位住，缩小Turn OFF 电压尖峰。
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