CMOS反相器电路,原理图,版图分析-KIA MOS管

CMOS反相器电路原理图,版图

下图所示是CMOS反相器电路的原理图以及物理版图。物理版图就可以理解为MASK的图形，集成电路制造就是根据图形一层一层光刻、生长、注入而实现的，所以无论是什么电路图，最终都必须转换成物理版图的图形，交到工厂去生产。

当然因为知道生产出来的电路，是一层一层堆叠的，所以CMOS反相器电路实际剖面图如下所示。

正常来说VDD与VBBp会连接在一起，接在VDD上，是PMOS的源端，而VBBn与GND会连接在一起，接在地上，是NMOS的源端。当然随着工艺尺寸逐步降低，VBBp和VBBn不会与每一个门电路的VDD和GND连接，而是每几个电路连接一个门电路，这样做的好处是，节省面积，但因此会造成衬底偏置电压（VBS，Substrate Biasing Voltage，偏置与衬底的电压差）与源端产生少许电压差，改变阈值电压VT。一般来说VBS与VT成反比关系，也就是说VBS越大，VT越小，VBS越小VT越大。

对于数字集成电路工程师来说，知道衬底偏置电压对VT有影响就好，不需要了解太多了。因为在先进工艺下，为了做好低功耗设计，有专门的Body Biasing Generator（BBG）来微调偏置电压，以便获得功耗与性能之间的取舍。降低VT可以提高性能，但带来较大漏电；提高VT可以减少漏电，但会提高性能。

电路分析

首先看CMOS反相器的电路，不同的是，多了一个CL，负载电容。无论是什么CMOS门电路，其输出一定是要驱动一个负载的，而对于CMOS门电路来说一般负载指的是金属连线与地之间的电容，以及下一级电路输入栅极与地之间的电容。因为MOSFET是电压控制电流，如果把负载电压VDD看成逻辑1，地电势看成逻辑0，那么只是电流是无法实现逻辑传递的，因此负载电容在被电流充电与放电的过程中，完成其节点在VDD与地电势之间跳变，才能真正把逻辑数值传递出去。

假设PMOS和NMOS使用相同的VT值，则输入电压改变引起输出电压变化的曲线（反相器转移特性曲线）图如下：

A区域，Vin在0V到VTN之间，因此NMOS截止，PMOS非饱和，但没有电流通路，因此没有电流，输出电压也不会发生变化。

B区域，Vin在VTN到1/2VDD之间，NMOS处于饱和状态，PMOS处于非饱和状态，对于PMOS来说，VDS不大，因此电流不大，电容放电速度比较慢。

C区域，Vin在1/2VDD左右，NMOS和PMOS同时处于饱和状态，放电速度突然增大，对于PMOS来说，很快达到饱和状态（VDS增加），而NMOS很快达到非饱和状态（VDS减少），进入D区域。

D区域，Vin处于1/2VDD到接近（VDD-VTP）区间，NMOS处于非饱和，PMOS处于饱和状态，对于NMOS来说，VDS不大，因此电流不大，电容放电速度较慢。

E区域，Vin大于VDD-VTP，PMOS截止，没有电流通路，输出电压也就固定在0V。

由以上特性可见，当输入电压为VDD的时候，输出电压为0V，而输入电压为0V时，输出电压为VDD，刚好相反，满足反相器的逻辑关系。

再看输入电压与电路电流的关系：

可以看出，只要输入电压小于nMOS的VT，或者大于VDD-|VTP|，则电路是不会产生电流的。只有在这中间区间，才会产生一个比较大的电流，特别是两个管子都处于饱和状态时。这样的好处是只要电路不发生翻转，就不会产生电流，而一旦发生翻转，因为nMOS和pMOS的互补性，会快速实现状态转换，提高性能。

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